Na uvod:
Toto je prvy clanok co som cital o DSP
http://rfdesign.com/images/archive/1101Lyons36.pdf
Na konci clanku som si spomenul, ze sme to vlastne preberali na fakulte (Fourierove trasnf., Z-transf., spektra, cvicka v Matlabe, ... som informatik/automatizer )
-tu su dalsie knihy na studium
http://pfiev.net/forum/index.php?topic= ... _next=prev
osobne som si stiahol tuto (hned prva linka):
1. Understanding Digital Signal Processing, By Richard G. Lyons
Som velmi rad ze sa diskusia opat robehla (KDan, kaklik, MMys).
Vidim, ze sa temy zacinaju delit, asi to neskor (ako moderator RA fora) to upracem do viacerych tem - USRP teoria, USRP modifikacia, optimalny SDR alebo tak nejak (vase navrhy uvitam).
-------------
PS:Koli objemu textu a ciste koli zvyseniu prehladnosti som vyznacil moje otazky verzalkami a boldom.
PS2: Ospravedlnujem sa za objem textu ale takto to zo mna vypadlo
-------------
to KDan:
dakujem za tvoj prispevok, v zasade rozumiem (snazim sa
O zapornych frekvenciach som cital v tych publikaciach ale az teraz mi doslo o co presne ide (ako ich interpretovat).
Rozumiem ze I a Q su "neoddelitelny kamarati" I+jQ t.j. komplexne cislo ktory uplne popisuju signal (amplitudu aj fazu) a na jeho zaklade sa da signal zrekonstrovat (ako je to pekne nakreslene na obrazku v prvej linke hore (pdf)).
Q mi nevadi ... vlastne som zabudol asi napisat preco som sa ho chcel zbavit moja uvaha bola mierne pozmenit firmware tak aby tam bolo 8 nezavislych DDC za ucelom zvysenia poctu kanalov. Aplikacia s ktoru zamyslam do buducnosti vyzaduje 8 az 32 kanalov, ktore sa daju riesit bud n x USRP sychronizovany clock alebo "fintou" zavesenim nxA/D na FPGA a mutliplex (samozrejme pri znizeni sirky pasma), uz zdvojnasobenie poctu inputov by bolo prinosom (aplikacia je antenna sustava bud ako interferometer/aperturna synteza/milsov kriz alebo "jednoduchy" beamforming (ala LOFAR ITS/LOPES)- zavisi od konkretneho sw - uvidime). Zatial len zistujem ako max. zvysit pocet kanalov a pritom "neskrachovat"
Avsak pri pohlade na blokovu chcemu USRP FPGA mi nesedi jedna vec:
ten retazec I a Q v DDC-CIC je nezavisly navzajom, t.j. na vystupe kazdeho je 16bit (znamienkovy integer) cislo a spolu tvoria I/Q par 2x16bit
avsak dalo by sa na to hladiet aj ako na 8 nezavislych DDC pricom by sme FPGA preprogramovali bud
1) aby NCO nedaval sin a cos ale iba sin a sin resp. cos a cos (proste aby neboli fazovo posunute) I a Q avsak ako pises zbytocne si robime robotu v PC opetovnym "dolovanim" I/Q zo signalu v PC, <- potom treba medzi antenami multiplexovat
2) urobit 8x komplexnych DDC (t.j. 16 retazcov) (ak bude stacit pocet pocet hradiel, neviem nakolko je vyuzite USRP FPGA) <- potom USRP ostava ako je akurat pribudne okolo viac prevodnikov (ak bude stacit FPGA pocet noh) a zuzi sa sirka pasma jedneho kanalu aby sme to pretlacili cez USB 32MB/s
Aky je vas nazor na takuto moznost ?
3) vyrobit kopiu USRP podla podkladov (suciastky vyjdu lacno (vzorky a kupa), len neviem ako je to s plosnym spojom a letovanim. Napr. netusim ci je plosak USRP 2 alebo 4 vrstvovy ?
zvysenie poctu kanalov je pre mna VELMI dolezity faktor v buducnosti, ale zatial je to priorita B len uvazujem nad nalsim moznym vyuzitim USRP, na odskusanie/ladenie sw mi stacia aj 4 aj ked 8 by bolo postacujuce na jednoduche realtimove celooblohove snimky ako je napr tato (realtiem allsky snapshot z 8 antenami - aktivnymi dipolmi):
(zdroj:
http://www.mpifr-bonn.mpg.de/div/lofar/erste_lofar.html)
-----
Pises o moznostiach optimalne navrhu SDR.
Moznosti ktore popisuje su velmi zujimave a lakave ako aj cena.
Prepacte, v zaplave informacii mi uniklo o ktore konkretne islo ? (odkaz na bod 2)
k bodu 1) len na okraj: uvazoval som tiez o nejakom eval boarde a na strankach AD som si vyhliadol 8kan 65MS 12bit v jednom puzdre, dodava sa k aj vo forme eval boardu za $200 (tusim to chodi "akoze" z Europy takze sa na to nevstahuje clo dph tusim) avsak tok ktory odtial ide (su seriove) je pre mna "nepracovatelny" bez deserializacie, samozrejeme dodava sa k nemu aj dalsi modul tusim za $300 ktory to deserializuje avsak stale treba FPGA (ktore sa tiez dodava vo forme dalsieho modulu ) takze cela stavebnica potom vyjde na $1000 ale je to 8kanalov, pre mna prilis zlozite riesenie, pustil som ho z hlavy
k bodu 2) vyzera to premakane, Ake su moznosti rozsirenia na 4 alebo 8 kanalov ? bolo by to mozne ?
Rad by som sa o vami navrhovanom rieseni dozvedel viac, hlavne v porovnani s USRP ,mohli by ste prosim napisat take strucne porovnanie vlastnosti/moznosti ?
k bodu 3) nepaci sa mi toto riesenie
V tejto suvislosti sa este chcem opytat, ci riesenie USRP je z hladiska kvality prijmu vhodne riesenie alebo kompromisne ?
USRP je alozene na cipe AD9862
http://www.analog.com/en/prod/0,,AD9862,00.html ktory ma toho kopec "navesaneho" mozno aj preto ma nizsi parameter SNR...
Ked somu videl tu tabulku skoro som sa zklakol
parametre su nelichotive
Part# Res Throughput Rate # of Inputs Operating Pwr Diss ENOBs (Bits) SNR (dB)
AD9862 12 64MSPS 2 1.42W 10.4Bits 64.2dB
Avsak neviem posudit ci strata ENOB a SNR ma vyznamny vplyv na kvalitu prijmu.
---
to Kaklik:
Odkial mas ze FPGA je drahe ? to co je v USRP stoji $35.5 + postovne $20, jediny problem je ze treba 1) si nechat urobit plosak aby sme snim vedeli pracovat cez nejaky piny alebo pokovene diery a 2) ako ho naletovat lebo si to neviem predstavit pri tej hustote noh.
Myslim, ze to co sem tady popsal o par prispevku vyse by mohlo byt levnejsi nez USRP proto, ze se tam daji pouzit pomalejsi ADC, a nemusi tam byt hradlove pole (coz sou dve nejdrazsi komponenty USRP)
Prerataval som investicie do SSRP a USRP a nic tym neziskas, SSRP ta tak ci tak vyjde $120 + USB kontroler $80 + posta clo dph a mas jeden kanal, ziadny TX , ziadna pridana hodnota
(prinos USRP vidim aj v tom ze je to univerzalny dielensky pristroj TX sa na vyuzit na ladenie filtrov zosilovacov atd uz som o tom pisal)
Navyse basicRX dosticka nic neobsahuje okrem trafacika a eepromky ktora identifikuje dosticku, vsetky schemy, podkladny plosaky su na SVN dnu radio repository dostupne (preto uvazujem ci dosticky si nepostavime sami kedze davat 2x $75 +clo+dph+posta za nic mi je luto
Samotny USRP uz je schopny prijmat a vysielat signaly do 100MHz (max 250MHz) s prislusnym alias. filtrom, ktory si treba vyrobit
Navyse neviem ci ste zachytitli ale USRP ponuka tusim 16 bitov na kazdej karte na uzivatelske ucely, mozete is tamnapojit co len chcete a sw to ovladat + kazda dvojica AD ma este NAVYSE 2x AD 2x DA pomalobezne (do 1.5MHz vid datasheet k obvodu AD9862) na uzivatelske pozuitie napr. snimanie teploty polohy atd
spolu mate 4xAD,DA RF a 4x AD,DA LF !!! + n(?)x16bit uziv. pinov
+ podpora sw, komunita ktora do vyvija (za vas) ... co chcete viac za $700 ... z tohto hladiska je to za babku... a vidi sa mi ako PRIAMA cesta k pouzivaniu a nie k 2 rocnemu bastleniu a potom sklamaniu
Ak by sme si kupili hromadne USRP je tam diskount maly ale je $25 na dosku navyse ked sa stretneme mozeme si boardy syncnut a urobit zaujimave pokusy (ala LOFAR atd) to len na okraj. Porozmyslajte o tom, lebo idem to objednat s Rudym .. ci rovno nezobrat viac kusov, nech sa postovne oplati atd.
------
prave som pozeral ako je nastaveny MUX v FPGA pri prijmani zo 4 kanalov sucasne (najdeteho v baliku gnu radia: gnuradio/examples/multi_antena/... .py )
je nastaveny tak ze AD1->I DDC1, 0->Q DDC1, atd pre vsetky 4 AD, t.j. na Q vstup DDC je privadzana nula.
Co to znamena na vystupe DDC, je vysledok konverzie Q tiez 0 ? Ak ano potom to cislo ma komplexnu cast vzdy nulovu (takze vystupom je to cislo realne a treba ho teda ziskat v PC ? ) Nerozumiem tomu ako to moze fungovat (dalej v sw radia) ked mu chyba komplexna cast